FPGA用verilog， 同一个 output 类型的 引脚如何 在顶层例化为同时被 5个子模块引用

Question

顶层模块 module(clk, a,b); input clk; output a; output [7:0] b; wire a; wire [7:0] b; 模块中的a,b, 如何实现被子模块 M1,M2,M3,M4,M5 分别调用，请举例说明 （注意 类型为output）
希望有个例子， 希望以M1 到M5为例进行说明（至少到M3），中间的可以省。。。。。 如何调用 a ， 完整补充到例化就可以了 。

Answer 1

作为wire类型的output, a和b是不能直接被多个子模块直接调用的。不过可以用mux将子模块的输出做选择后再连接到a，b追问

可以具体举例， M1 到M3 吗？ 包括 什么时候 那个子模块引脚连到a, 一个大体框架

追答

你可以参考opencores下面的arbiter的设计。百度opencores就可以找到。