77问答网
所有问题
FPGA减法计数器器 用Verilog实现的 越简单越好 谢谢了
如题所述
举报该问题
推荐答案 2011-06-11
module(clk,rst,counter);
input wire clk,rst;
output reg[7:0] counter;
always@(posedge clk or negedge rst)
begin
if(!rst)counter<=255;
else begin
if(counter==0)counter<=255;
else counter<=couter-1;
end
end
endmodule
温馨提示：答案为网友推荐，仅供参考
当前网址：
http://77.wendadaohang.com/zd/YNp8v33N3.html
相似回答
求指导一个
verilog
编写
的FPGA加减法
程序
答：
其次，每个信号第一if的分支语句一定是要if （！RSTn），即RSTn为低电平时整个加法器复位。这样做的好处在于：由于所有
FPGA
器件自动上电的瞬间，内部各个信号的初始态都是低电平，可以保证系统有一个自动复位的过程，所有按照这样写的寄存器都会有一个初始态。而避免了不定态X。最后，建议你四个bit位宽...
verilog
编写
计算器
,然后下载到
FPGA
上怎么
实现
答：
input clk,rst;input [7:0] a,b;output [8:0] sum;always @(posedge clk or posedge rst)if(rst)sum <= 9'd0;else sum <= a + b;endmodule 做加法用二进制还是十进制是无所谓的。只是你显示结果的时候，再把二进制和用一个译码器译码成十进制的就可以了~~...
FPGA
入门
答：
在实际应用中，无论是ASIC设计还是FPGA开发，
Verilog
都是核心工具。例如，通过
FPGA实现
定制芯片，使用Modelsim进行联合仿真，通过Quartus II进行工程构建，每一步都需要精细的操作和理解。在设计过程中，将Verilog环境与实际项目紧密结合，如搭建10进制
计数器的
测试环境，验证功能的正确性，是提升技能的关键步骤。
FPGA
能不能
实现
数据处理运算功能?及进行数据
的加减
乘除等等?
答：
当然可以，除法不好弄，一般都用乘加来
实现
，学了
verilog
语言你就会知道了
基于
verilog
hdl
的
数字计时器
答：
时钟通常是有一定频率的，比如12Mhz，那么占空比为50%的就是一半高电平、一半低电平。那么低电平到高电平就是上升沿，一个上升沿到另个上升沿就是时钟周期。通过
计数
上升沿的个数，不就可以记时间了吗？有帮助，请采纳，
谢谢
！
FPGA
求助,
利用verilog实现
浮点数的计算!!!
答：
把小数左移16位，变成整数，进行整数的乘法，得到结果后右移16位变成小数。
新手请教
FPGA中verilog计数器
清零问题:按key自加1,按rst清零,但是仿真结...
答：
你的写法有问题。首先，无论是key还rst都是低电平才有效的（按键后为低电平）；其次，rst的优先级应更高，也就是说只要按下rst，
计数器
立马清零；最后，在没有rst按下的情况下，按下key，计数器才加1。示意代码（未调试）：always@(negedge key or negedge rst)begin if(!rst)HEX_reg <= 0;...
大家正在搜
193实现模11的减法计数器
74160实现减法计数器
161实现减法计数器
193实现减法计数器
用74160设计减法计数器
161实现模36的加法计数器
用计数器怎么做减法
用74190做减法计数器
161减法计数器
相关问题
求指导一个verilog编写的FPGA加减法程序
verilog 求助 减法
FPGA求助，利用verilog实现浮点数的计算！！！
用Verilog HDL设计十进制减法计数器
用verilog设计一个同步4位二进制可逆计数器
FPGA中用verilog语言写四位加法/减法器程序
求解FPGA这个计数器具体工作原理
用verilog语言编写5进制减法计数器