1.状态转移真值表
用表格的形式描述触发器在输入信号作用下，触发器的下一个稳定状态（次态）Qn+1与触发器的原稳定状态（现态）Qn和输入信号状态之间的关系。
2.特征方程
即以逻辑函数的形式来描述次态与现态及输入信号之间的关系。由上述状态转移真值表，通过卡诺图化简可得到。
3.状态转移图
即以图形的方式描述触发器的状态变化对输入信号的要求。图7.2.4是基本RS触发器的状态转移图。图中两个圆圈代表触发器的两个状态；箭头表示在触发器的输入信号作用下状态转移的方向；箭头旁边由斜线“/”分开的代码分别表示状态转移的条件和在此条件下产生的输出状态。 设触发器的初始状态为Q=0、Q=1，输入信号波形如图7.2.5所示，当SD的下降沿到达后，经过G1的传输延迟时间tpd，Q端变为高电平。这个高电平加到门G2的输入端，再经过门G2的传输延迟时间tpd,使Q变为低电平。当Q的低电平反馈到G1的输入端以后,即使SD=0的信号消失（即SD回到高电平），触发器被置成Q=1状态也将保持下去。可见，为保证触发器可靠地翻转，必须等到Q=0的状态反馈到G1的输入端以后，SD=0的信号才可以取消。因此，SD输入的低电平信号宽度tw应满足tw≥2tpd。同理，如果从RD端输入置0信号，其宽度也必须大于、等于2tpd 。
2.传输延迟时间:
从输入信号到达起，到触发器输出端新状态稳定地建立起来为止，所经过的这段时间称为触发器的传输延迟时间。从上面的分析已经可以看出，输出端从低电平变为高电平的传输延迟时间tPLH和从高电平变为低电平的传输延迟时间tPHL是不相等的，它们分别为： tPLH=tpd，tPHL=2tpd 若基本RS触发器由或非门组成，则其传输延迟时间将为 tPHL=tpd，tPLH=2tpd 。综上所述，对基本RS 触发器归纳为以下几点：
1.基本RS触发器具有置位、复位和保持（记忆）的功能；
2.基本RS触发器的触发信号是低电平有效，属于电平触发方式；
3.基本RS触发器存在约束条件（R+S=1），由于两个与非门的延迟时间无法确定；当R=S=0时，将导致下一状态的不确定。
4.当输入信号发生变化时，输出即刻就会发生相应的变化，即抗干扰性能较差。
同步RS 触发器（时钟脉冲控制的RS 触发器）
前面介绍的基本RS触发器的触发翻转过程直接由输入信号控制 ，而实际上，常常要求系统中的各触发器在规定的时刻按各自输入信号所决定的状态同步触发翻转，这个时刻可由外加的时钟脉冲CP来决定。
电路结构:
如图7.3.1所示在基本RS触发器的基础上增加G3、G4两个与非门构成触发引导电路，其输出分别作为基本RS触发器的R端和S端。
工作原理:
由图7.3.1可知，G3和G4同时受CP信号控制，当CP为0时，G3和G4被封锁， R、S不会影响触发器的状态；当CP为1时，G3和G4打开，将R、S端的信号传送到基本RS触发器的输入端，触发器触发翻转。结合基本RS触发器的工作原理，我们可以得到以下结论。
1.当CP=0时 Q3=Q4=1，触发器保持原来状态不变。
2.当CP=1时若R=0 ，S=1； Q3=1，Q4=0，触发器置1； 若R=1 ，S=0； Q3=0，Q4=1，触发器置0； 若R=S=0； Q3=Q4=1，触发器状态保持不变； 若R=S=1； Q3=Q4=0，触发器状态不定；可见R端和S端都是高电平有效，所以R端和S端不能同时为1，其逻辑符号中的R端和S端也没有小圆圈。
功能描述:
1.状态转移真值表
2.特征方程
根据功能表及卡诺图化简，可得到如下表达式：
3.工作波形图
工作波形图即以波形的形式描述触发器状态与输入信号及时钟脉冲之间的关系，它是描述时序逻辑电路工作情况的一种基本方法。如图7.3.2所示。图中假设同步RS触发器的初始状态为0态。
同步RS触发器的状态转移图及激励表请依照基本RS触发器自行作出。
综上所述，对同步RS触发器归纳为以下几点：
1.同步RS触发器具有置位、复位和保持（记忆）功能； 2.同步RS触发器的触发信号是高电平有效，属于电平触发方式； 3.同步RS触发器存在约束条件，即当R=S=1时将导致下一状态的不确定； 4.触发器的触发翻转被控制在一个时间间隔内，在此间隔以外的时间内，其状态保持不变，抗干扰性有所增强。
硬件语言
//采用门级描述的RS触发器
module RS_FF(R,S,Q,QB);
input R,S;
output Q,QB;
nand (Q,R,QB);
nand (QB,S,Q);
endmodule
////////////////////////////
//采用行为描述的RS触发器
module RS_FF(R,S,Q,QB);
input R,S;
output Q,QB;
reg Q;
assign QB=~Q;
always@(Ror S)
case({R,S})
2'b01:Q<=1;
2'b10:Q<=0;
2'b11:Q<=1'bx;
endcase
endmodule
/////////////////////////////////
//verilog描述的同步RS触发器
module SYRS_FF(R,S,CLK,Q,QB);
input R,S,CLK;
output Q,QB;
reg Q;
assign QB=~Q;
always @(posedge CLK)
case({R,S})
2'b01:Q<=1;
2'b10:Q<=0;
2'b11:Q<=1'bx;
endcase
endmodule
