关于verilog代码在FPGA上实现的问题

是不是先根据设计要求写出verilog代码，（前仿真和验证就不说了）然后再用基于目标FPGA的综合软件综合，生成网表，布局布线，后仿真什么的，是这样吧？
这个综合过程是不是就是自动生成硬件电路的过程，不需要人工设计电路图吧，只要在硬件电路图生成之后根据网表布线就好了吗？
另外，我看到过FPGA管脚分配选择的问题，这个是怎么回事呢？不是不用自己设计硬件电路吗？怎么会有选择管脚这一步呢？希望高手赐教，谢谢！！！
大家能说的浅显易懂一点吗？
我记得有一种叫做查找表结构的实现方法，就是FPGA自动找到符合你设计的输入输出引脚进行分配，是这个意思吗？这不也不用人工选择管脚吗？

举报该问题

推荐答案 2010-09-27

哈哈，自己写好代码就可以了，由软件自动造成网表。
布局，布线也是由软件自动规划在FPGA芯片里面的连接问题。（注意是芯片里面的连接）规划好了，下载进芯片的话，芯片里面就是那种规划的结构了
（理解成没有下载程序的芯片是一张白纸）。

至于管脚分配就举个例子吧，假如你写了一个2选一的选择器。
输入端口有a,b,sel.输出口有c
你得把a,b,sel,c分配到FPGA芯片上的具体某个管脚。
下载完后，芯片上那几个脚就相当于这个选择器的脚了。

温馨提示：答案为网友推荐，仅供参考

当前网址：http://77.wendadaohang.com/zd/Gp3p8I833.html

其他回答

第1个回答 2010-09-27

FPGA也是一个芯片啊，你要把外部信号引入到系统中，输出信号肯定要有引脚啊！

第2个回答 2010-09-28

如果是初级的应用，一般只要实现RTL级的实现就可以了。比如你用的是altera的FPGA/CPLD，只要在quartus的环境里新建Verilog文件，并进行verilog程序的编写（严格意义上不能称之为程序，因为他对应的是具体的硬件，如门电路）。经验证之后，quaruts软件会自动进行布局布线，你只需把编译好的文件（pof或sof）烧写进FPGA或者EPCS就可以进行调试了。
如果是高级的应用，一般指高速应用，那你需要对quartus的综合进行时序约束（Timequest或者classic），再之后还是交给软件自己执行，当然再复杂的话也可以对具体的寄存器等进行布局限制（使用Chip Planner或Technology Map Viewer）。
总之，繁杂的布局布线过程大体上是交给EDA软件自动完成，有点类似Altium Designer的自动布线。人为地参与可以根据应用的复杂程度适当增加，一般除100M以上，或读写DDR这种对时序要求很高的应用外，不用人工参与。
至于引脚的问题，除了特殊管脚如VCC、PLL等，一般的IO是根据你的PCB来定，PCB怎么走线方便怎么配置。可以通过“assisgnments-》pins”或者TCL文本来设置引脚。

第3个回答 2010-10-04

FPGA是硬件的东西，硬件一般都有输入输出的。FPGA内部的布线都是自动完成的，外部的管脚同FPGA的连接需要通过管脚定义来指定。
比如说你用FPGA连接一个LED灯，通过FPGA内部逻辑控制LED的亮灭。（不妨说这个LED灯连接在FPGA的第10个管脚上，这样就需要指定FPGA内部控制LED的信号连接在FPGA的第10个管脚上，这步操作就是管脚锁定。

第4个回答 2021-02-02

使用Verilog语言，在FPGA开发板上，做出一个简易密码锁

相似回答

最近硬件培训FPGA用verilog写UART,后仿真都过了没有错误,可是下载到板 ...答：是偶有乱码的意思么，误码率高？波特率是怎么产生的，看看和波特率换算出来的差多少，用时钟抓数据可能是会有这种现象，应该很难避免，主要是降低误码率

FPGA Verilog数字系统设计中的问题答：因为在默认情况下，verilog语言在进行运算时，会根据参与运算（包括结果）的变量的最大长度来进行，从而确保运算的正确性。倒数第三行左移后，其结果的位数比运算数的位数多，所以变宽了；而右移的时候结果的宽度比运算数的宽度小，所以系统就会按照运算数的最大位数设定结果位数，就不会变了。就是说位...

verilog hdl全加器的小问题(quartus)答：1. 你的这个模块式组合逻辑，你加入clk，变成时序逻辑，编译后在看看吧。2. 对于现在的代码，看看Tech图，FPGA内部是如何实现你的代码的。3. 结合你的芯片的速度参数手册，比较每个内部元件输入输出的波形与仿真软件的波形是否一致。刚刚开始学习的这一阶段很关键，应多思考多做实验。想一想FPGA内部每个...

FPGA Verilog hdl代码实现不了想要的数字电子钟的功能,求大神帮忙看 ...答：分频那你肯定时粘贴错了，注释“”段选“”的位置重复了。分频那12000000和10000分别是出一个1HZ和1200HZ的时钟，就是每一个24M的时钟上升边沿触发一次计数，每12000000个和10000个对clk1hzj和clk1进行一次翻转，同时计数清零重新计数。

FPGA开发中verilog语言一个小问题求解答：input in;output reg out;reg in1;reg in2;reg count; //计数器宽度？？？always @( posedge clk)//CLK 50M begin count <= count+1;if(count == 500000)begin in1 <= in;count <= 0;end in2 <= in1;out <= in2 & (!in1);end endmodule 代码写的很不规范，问题较多～

FPGA中用Verilog写的一些模块,用电路图的方式连接时成功后。在定义IO...答：然后再重新生成一下元器件，在顶层电路图中替换原有元器件，重新连线。建议：用verilog自己编写顶层模块，生成综合图，这种方法软件自己会自动检查各个模块的逻辑功能是否正确。直接应用电路图调用各个子模块时，系统就不会再查子模块是否正确，所以会出现错误情况。你说的那种仿真不对但下载可以用这种情况，...

请教一个verilog FPGA设计问题?答：data_buf 应该是reg型的变量吧 verilog 一般定义默认的输入输出端口都是wire型的，加一个reg可以存储一个值。这个应该是时钟上升沿的时候把输入的值存在寄存器里，最后一句话的意思是把寄存器里面的输出输出到输出端口上。如果在always块中直接对data_in赋值，我感觉在除了时钟上升沿的时候输出是明确的data...

大家正在搜

verilog有意思功能的代码 verilog实现fifo verilog代码vad verilog状态机代码 verilog开源代码 verilog累加器代码 verilog代码量 verilog代码评价 verilog乘法器代码