CPLD和FPGA和DSP有何区别？速度最快的是哪种？

Question

如果要输出1ns的高电平，1ns的低电平，也就是周期为2ns的占空比50%的方波信号，用CPLD/FPGA/DSP如何做？说到点上即可，不必很详细

Answer 1

CPLD速度最快。

FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。

DSP主要用来计算，计算功能很强悍，一般嵌入式芯片用来控制，而DSP用来计算，譬如一般手机有一个arm芯片，主要用来跑界面，应用程序，DSP可能有两个，adsp,mdsp，或一个，主要是加密解密，调制解调等。

CPLD是属於粗粒结构的可编程逻辑器件。它具有丰富的逻辑资源(即逻辑门与寄存器的比例高)和高度灵活的路由资源。CPLD的路由是连接在一起的,而FPGA的路由是分割开的。FPGA可能更灵活,但包括很多跳线,因此速度较CPLD慢。


CPLD以群阵列（array of clusters）的形式排列,由水平和垂直路由通道连接起来。这些路由通道把信号送到器件的引脚上或者传进来,并且把CPLD内部的逻辑群连接起来。

Answer 2

看到你的追问，想到最近自己在调的一个片子，Silicon 的时钟方面芯片（我用的是时钟去抖动的）。。这些芯片一般可编程的，更改一下初始化配置。。就可以适应不同频率的时钟，起到倍频，去抖动等功能，好像最高工作范围可以达到2Ghz，波形可选。。如果你的板子的晶振时钟频率不够高，可以通过便宜的FPGA的PLL被个频送到那种时钟芯片上，处理完后再拉回来。这样一般就能满足各种时钟应用了，具体要什么指标，你可以去和相关的器件供货商了解就是了本回答被提问者和网友采纳

Answer 3

好像这个没有必要用到上述任何一种器件吧.... （初步猜测你是想做激光测距仪）
你描述的只是一个普通的时钟信号，T=2ns F=500Mhz。用晶振+PLL就可以了，或者专门做的高频晶振。
不过一般不会做到你想象中的“方波”信号，而是一个类正弦波。追问

听说有上GHz的了啊，也做不到吗？标准方波肯定做不到，允许10%上升10%下降目前的技术还不能吗？只能用模拟器件了？只是打个比方，当然希望它可轻易改变，用模拟不好精确改变

追答

以目前的技术应该是可以做到你追问的要求，给够钱一定有，就看你的成本预算了。但是我没有亲自做过类似设计，无法提供这种频率源的使用经验。我所说的类正弦波也只是一个比喻，意思是说方波频率越高越难做成“方波”，你会看到很明显的上升沿和下降沿的斜线，这些都不是你所描述的理想化的“50%占空比方波信号” 但是拿来做基准频率源是够了的，差别只是jitter。

Answer 4

cpld fpga 语言一样， dsp 用c