system verilog和verilog区别

Question

如题所述

Answer 1

system verilog可以看做是verilog一个升级版本，但是主要是验证相关的升级。具体来说只要是下面几点：
1. 过程语句
相比于Verilog，SV从C中继承了一些方便的语法。

2.任务和函数，在SV中的fork—join_none线程中，函数可以调用任务，只有这时可以。
3. 局部数据存储 automatic
动态存储方式是指在程序运行期间根据需要进行动态的分配存储空间的方式，包括堆区、栈区。

静态存储方式是指在程序编译期间分配固定的存储空间的方式。
4. 时间、精度
可以在每个模块中指明时间参数。