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四位计数器verilog
怎样用
verilog
设计一个模8可逆
计数器
答:
module counter(rst_n, dir, clk, cout)input rst_n;input dir;input clk;output[3:0] cout;reg[3:0] cnt;always(posedge clk)begin if(!rst_n)cnt<=0;else if(dir)cnt<=cnt+1;else cnt<=cnt-1;end assign cout = cnt;end module 模8是不是就是输出0到7的
计数器
?不保证对,你...
完成38为模值的BCD加法
计数器
的
Verilog
HDL设计。
答:
load,cin,reset,clk); output[7:0] qout; //BCD码输出,高四位表示十位,低
四位
表示个位 output cout; // 溢出进位输出 input[7:0] data; //置数输入端 input load,cin,clk,reset; reg[7:0] qout; always @(posedge clk) //clk上升沿时刻
计数
begin if (...
用
verilog
语言编写 302进制
计数器
!!急!!!
答:
302进制计数器,就是从0开始计数,计数到301后,再从0开始重新计数,就像十进制计数一样,从0开始计数,计数到9后回到0重新开始计数。//---302
位计数器
,从0开始计数,最大值是100101101(=301);(9位)---// module counter302(clk,rst,Q);input clk;input rst;output reg [8:0] Q;alw...
用
Verilog
设计一位十进制可逆
计数器
?
答:
module test (input cp,input asclr,input preset,input [3:0] psdata,input up,output reg [3:0] cntvalue,output reg cout ); always @(posedge cp or negedge asclr)if ( !asclr) begin cntvalue <= 4'h0; cout <= 1'b0; end else if...
高分跪求:用
Verilog
编写 按键控制多频双向
计数器
答:
你是我的学生吧?这是我出的题 你打电话问我把,我给你解答
我的8位约翰
计数器verilog
程序为什么仿真的时候出现不定值与高阻谁帮忙...
答:
你写的程序就不大好懂,我觉的要这样写就好了:module johnsoncounter(clk,pre,q);parameter NBITS=8;input clk,pre;output [NBITS:1] q;reg [NBITS:1] q;always @(negedge pre or negedge clk)if(!pre)q<=0;else begin if(!q[NBITS])q<={q[NBITS-1:1],1'b1};else q<={q[...
急求
VERILOG
8
位计数器
答:
想要
VERILOG
程序啊,这个很多,可惜给你没有用,因为别人写的程序你怎么看呢?最好自己写一个小小的程序,如几个
计数器
搭成的时钟啊什么的.不要把自带的VHDL烧进去,发现能跑就完事了,要慢慢地学,从开发板入手,看线路怎么布的,上电怎么动的,然后找SP3的DATASHEET看看,设计一个小项目,做出来,调出来,岂...
用
verilog
设计一个同步清零的步长可变加减
计数器
答:
module counter(input clk,input rst,input [5:0]num,input clr,input en,output reg [9:0]cnt_out );always@(posedge clk or negedge rst)begin if(!rst)cnt_out<=0;else if(clr && en)//同步清零 cnt_out<=0;else if(clr &&( !en))//同步清零 cnt_out<=1023;else if(en...
verilog
通过边沿
计数
答:
我不知道你的
计数器
用的是什么时钟,假设是时钟信号C吧。你设一个计数器使能信号encnt吧 always @(posedge A)encnt = 1;always @(negedge B)encnt = 0;always @(posedge C)if(encnt) cnt = cnt+1;
verilog
如何设计在信号高电平期间
计数
答:
module CNT(clk,signal,temp);input clk,signal;output reg [X:0]temp;always@(posedge clk or signal)begin if(!signal) //低电平清零 temp<=0;else temp<=temp+1;//高电平(signal上升沿)开始计数 end endmodule 说明:你既然需要计数,估计你其他程序需要用到这个
计数器
的值temp,但是...
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