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用verilog设计七人表决器
求
Verilog hdl
编写的
七人表决器
的程序?
答:
module voter7(pass, vote);output pass;input [6:0] vote;reg [2:0] sum;integer i;reg pass;always @(vote)begin sum=0;for(i=0;i<=6;i=i+1)if(vote[i])sum=sum+1;if(sum[2])pass=1;pass=1 else pass=0;end endmodule ...
Verilog语言
求下面程序的功能
答:
这是一个七位
表决器
,vote信号是7位信号,当七个裁判中有超过3
个人
投肯定票的时候,sum信号就会变成二进制数2‘b100以上的数字,这时候其最高位sum[2]就会变成1,那么pass信号就输出1表示选手通过了投票。对这个程序的开发理念我表示如下意见:尽量不要
使用
for语句,for语句不可综合。在使用if以后一定...
verilog
中有关显示数码管的问题,很简单~
答:
4'h1: ssOut =
7
'b0000110;4'h2: ssOut = 7'b1011011;4'h3: ssOut = 7'b1001111;4'h4: ssOut = 7'b1100110;4'h5: ssOut = 7'b1101101;4'h6: ssOut = 7'b1111101;4'h7: ssOut = 7'b0000111;4'h8: ssOut = 7'b1111111;4'h9: ssOut = 7'b1100111;4'hA: ssO...
关于
verilog
的仿真测试程序编写
答:
//可以用等值的reg 型变量来替代,即使你定义成整数型,实际上也是被综合成reg型的,//另外,一般可综合代码中最好不要用for语句,
个人
认为你的代码会完全功能不正常的
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